本書提供了基于VHDL和EDA技術(shù)的關(guān)于CPU和計算機(jī)系統(tǒng)的設(shè)計理論和設(shè)計技術(shù)方面較完整和豐富的內(nèi)容。其中有基于微程序控制模式的8位CISC模型CPU設(shè)計技術(shù)；基于狀態(tài)機(jī)控制模式的16位CISC CPU設(shè)計技術(shù)；MCS51系列單片機(jī)兼容型單片機(jī)IP軟核系統(tǒng)設(shè)計方法；基于流水線技術(shù)的16位RISC CPU設(shè)計技術(shù)，以及基于SOPC技術(shù)的32位NiosⅡ軟核嵌入式系統(tǒng)軟硬件設(shè)計技術(shù)。從授課內(nèi)容到實驗形式都能與目前國外計算機(jī)組成原理與計算機(jī)體系結(jié)構(gòu)等同類課程的教學(xué)和實驗有較好的接軌。
　　全書內(nèi)容新穎實用，吸收了歐美許多高校的計算機(jī)組成原理同類課程教學(xué)和實驗方面的基本內(nèi)容。書中每一章中都安排了對應(yīng)的習(xí)題和實驗，首次為國內(nèi)高校就這一課程的教學(xué)改革和相關(guān)實驗內(nèi)容的延拓提供了實用的教材。
　　本書可作為計算機(jī)專業(yè)的本科生、研究生的教科書，或是作為傳統(tǒng)的計算機(jī)組成原理課的教學(xué)與實驗的補(bǔ)充資料，也可作為電子類各專業(yè)高年級本科生、研究生系統(tǒng)設(shè)計參考教材，或相關(guān)領(lǐng)域工程技術(shù)人員基于EDA技術(shù)的片上系統(tǒng)開發(fā)應(yīng)用的參考書。

第1章 概述
  1.1 現(xiàn)代計算機(jī)組成原理課的任務(wù)
  1.2 EDA技術(shù)
  1.3 FPGA器件
  1.4 硬件描述語言VHDL
  1.5 EDA設(shè)計流程
  1.6 QuartusⅡ簡介
  1.7 CISC和RISC處理器
  1.8 FPGA在現(xiàn)代計算機(jī)領(lǐng)域中的應(yīng)用
第2章 VHDL與QuartusⅡ應(yīng)用
  2.1 VHDL基本語句語法
  2.2 時序電路描述
  2.3 全加器描述及相關(guān)語法
  2.4 計數(shù)器設(shè)計及相關(guān)語法
  2.5 一般計數(shù)器設(shè)計
  2.6 QuartusⅡ 6.0使用向?qū)?BR>  2.7 嵌入式邏輯分析儀使用方法
  2.8 原理圖輸入設(shè)計方法
  習(xí)題
  實驗與設(shè)計
第3章 VHDL深入
  3.1 數(shù)據(jù)對象
  3.2 IF語句概述
  3.3 進(jìn)程語句歸納
  3.4 并行語句例解
  3.5 仿真延時
  3.6 有限狀態(tài)機(jī)
  3.7 雙向和三態(tài)電路信號賦值
  習(xí)題
  實驗與設(shè)計
第4章 CPU功能模塊設(shè)計
  4.1 8位CPU功能與結(jié)構(gòu)
  4.2 CPU中的基本部件
  4.3 數(shù)據(jù)通路設(shè)計
  4.4 在系統(tǒng)存儲器數(shù)據(jù)讀寫編輯器應(yīng)用
  4.5 嵌入式鎖相環(huán)調(diào)用
  習(xí)題
  實驗與設(shè)計
第5章 8位CISC計算機(jī)設(shè)計
  5.1 8位CPU結(jié)構(gòu)
  5.2 指令系統(tǒng)的結(jié)構(gòu)及功能的確定
  5.3 8位CPU的硬件系統(tǒng)設(shè)計
  5.4 具有移位功能的CPU設(shè)計
  5.5 含更多指令的CPU模型機(jī)設(shè)計
  5.6 8051單片機(jī)IP軟核應(yīng)用系統(tǒng)構(gòu)建
  習(xí)題
  實驗與設(shè)計
第6章 16位CISC CPU設(shè)計
  6.1 頂層系統(tǒng)設(shè)計
  6.2 CPU基本部件設(shè)計
  6.3 CPU的時序仿真與實現(xiàn)
  6.4 應(yīng)用程序設(shè)計實例
  習(xí)題
  實驗與設(shè)計
第7章 流水線結(jié)構(gòu)RISC CPU設(shè)計
  7.1 流水線的一般概念
  7.2 流水線中的主要問題及處理
  7.3 流水線的性能評價
  習(xí)題
  實驗與設(shè)計
第8章 16位流水線CPU設(shè)計
  8.1 流水線CPU的結(jié)構(gòu)
  8.2 指令系統(tǒng)設(shè)計
  8.3 數(shù)據(jù)通路設(shè)計
  8.4 流水線各段設(shè)計和功能描述
  習(xí)題
  實驗與設(shè)計
第9章 32位IP軟核嵌入式系統(tǒng)
  9.1 Nios/NiosⅡ軟核處理器
  9.2 Nios軟核處理器及其設(shè)計流程
  9.3 32位NiosⅡ系統(tǒng)設(shè)計
  9.4 自定制Avalon總線外設(shè)
  9.5 DMA
  9.6 自定制硬件指令
第10章 NiosⅡ嵌入式系統(tǒng)軟硬件設(shè)計
  10.1 NiosⅡ基本硬件系統(tǒng)構(gòu)建
  10.2 NiosⅡ軟件設(shè)計與運行流程
  10.3 加入用戶自定義組件設(shè)計
  10.4 加入用戶自定義指令設(shè)計
  10.5 Flash編程下載
  習(xí)題
  實驗與設(shè)計
附錄 GW48-CP+實驗系統(tǒng)相關(guān)資料
  一、GW48-CP+系統(tǒng)實驗信號名與芯片引腳對照表
  二、實驗電路結(jié)構(gòu)圖
參考文獻(xiàn)