本書從用戶的角度全面闡述了Verilog HDL語言的重要細節和基本設計方法，并詳細介紹了Verilog 2001版的主要改進部分。本書重點關注如何應用Verilog語言進行數字電路和系統的設計和驗證，而不僅僅講解語法。全書從基本概念講起，并逐漸過渡到編程語言接口以及邏輯綜合等高級主題。書中的內容全部符合Verilog HDL IEEE 1364-2001標準。
本書適合電子、計算機、自動控制等專業的學習數字電路設計的大學本科高年級學生閱讀，也適合數字系統設計工程師和已具有多年Verilog設計工作經驗的資深工程師參考。

Samir Palnitkar:畢業于印度理工學院電氣工程系，獲得學士學位，后來在美國西雅圖的華盛頓大學電氣工程系獲得碩士學位，接著在美國加州圣何塞州立大學獲得MBA學位。目前是美國Jambo Systems公司總裁，數字系統設計領域Verilog HDL建模、邏輯綜合和基于EDA的設計方法學等方面的公認權威。
夏宇聞：多年來一直從事數字邏輯和嵌入式系統的設計研究，與國際設計界有密切的技術聯系。近十年來一直從事Verilog HDL的教學和設計研究工作，是國內第一本 Verilog數字系統設計教材的作用，該書受到廣泛好評。

第一部分 Verilog 基礎知識
第1章 Verilog HDL數字設計綜述
1.1 數字電路CAD技術的發展歷史
1.2 硬件描述語言的出現
1.3 典型設計流程
1.4 硬件描述語言的意義
1.5 Verilog HDL的優點
1.6 硬件描述語言的發展趨勢
第2章 層次建模的概念
2.1 設計方法學
2.2 四位脈動進位計數器
2.3 模塊
2.4 模塊實例
2.5 邏輯仿真的構成
2.6 舉例
2.7 小結
2.8 習題
第3章 基本概念
3.1 詞法約定
3.2 數據類型
3.3 系統任務和編譯指令
3.4 小結
3.5 習題
第4章 模塊和端口
4.1 模塊
4.2 端口
4.3 層次命名
4.4 小結
4.5 習題
第5章 門級建模
5.1 門的類型
5.2 門延遲
5.3 小結
5.4 習題
第6章 數據流建模
6.1 連續賦值語句
6.2 延遲
6.3 表達式、操作符和操作數
6.4 操作符類型
6.5 舉例
6.6 小結
6.7 習題
第7章 行為級建模
7.1 結構化過程語句
7.2 過程賦值語句
7.3 時序控制
7.4 條件語句
7.5 多路分支語句
7.6 循環語句
7.7 順序塊和并行塊
7.8 生成塊
7.9 舉例
7.10 小結
7.11 習題
第8章 任務和函數
8.1 任務和函數的區別
8.2 任務
8.3 函數
8.4 小結
8.5 習題
第9章 實用建模技術
9.1 過程連續賦值
9.2 改寫參數
9.3 條件編譯和執行
9.4 時間尺度
……
第二部分 Verilog高級主題
第三部分 附錄
參考文獻
譯者后記